OV7725 外部时钟版本技术手册

一、概述

OV7725 外部时钟版本是 OmniVision VGA 高速图像传感器的变体。内建 PLL 被旁路，XVCLK 引脚输入直接作为系统时钟（SCLK），像素时钟 PCLK 由 XVCLK 分频产生。此版本尤其适合 FPGA 实现精确帧率控制，以及需要上电即用、零 PLL 锁定延迟的高速视觉应用。

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二、引脚定义

与内部版本引脚完全一致：

引脚	名称	外部版本特殊说明
6	XVCLK	直接系统时钟输入，无PLL处理
7	PCLK	= XVCLK / PCLK分频

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三、电气特性

XVCLK 时钟要求（外部版本关键）

参数	最小值	最大值	单位
频率	6	96	MHz
占空比	45	55	%
上升/下降时间	-	3	ns
抖动 RMS	-	150	ps
VGA 60fps 推荐 XVCLK	48~72	MHz

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四、时钟架构对比

内部时钟版本:
  XVCLK(24MHz) → PLL → SCLK(48-96MHz) → PCLK

外部时钟版本:
  XVCLK(48-72MHz) ──直通──→ SCLK ──分频──→ PCLK

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五、典型应用电路

FPGA Artix-7
    │
    ├─ MMCM 48MHz ──→ OV7725 XVCLK
    ├─ I2C ─────────→ OV7725 SCCB
    └─ D[7:0] ◀───── OV7725 并行数据

时钟端接

FPGA_CLK ──[33Ω]──┬── XVCLK
                   │
                 100nF
                   │
                  GND

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六、上电时序

1. RESET=0, PWDN=0
2. AVDD→DOVDD上电
3. ⚠ XVCLK必须先于PWDN释放前稳定
4. PWDN=1, 等待1ms（外部版本无需PLL锁定）
5. RESET=1, 等待20ms
6. SCCB初始化

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七、寄存器配置要点

// 外部时钟版本关键寄存器
OV7725_WriteReg(0x0D, 0x01);  // COM4: PLL禁用
OV7725_WriteReg(0x11, 0x00);  // CLKRC: PCLK=SCLK/1（不分频）
                               // 系统时钟=XVCLK直通

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八、帧率计算

PCLK = XVCLK / (CLKRC[4:0] + 1)
帧率 = PCLK / (HTS × VTS)

例: XVCLK=72MHz, CLKRC=2, HTS=784, VTS=510
    PCLK = 72/3 = 24MHz
    帧率 = 24000000/(784×510) ≈ 60fps ✓

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九、注意事项

1. XVCLK 质量直接决定图像质量，外部版本无 PLL 滤波。
2. 推荐使用 FPGA MMCM/PLL 产生 XVCLK 而非 MCU GPIO。
3. SCCB 地址 0x42，与 OV2640(0x60)、OV5640(0x78) 不同。
4. 无页寻址机制，直接寄存器访问。
5. VGA 60fps 需 XVCLK ≥48MHz。
6. 上电时序中 XVCLK 必须先于 PWDN 释放。